電子回路の設計用語集


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FPGA関連

用語 意     味
FPGA (Field Programmable Gate Array)の略
ユーザが任意に論理を書き込めるデバイス。
アンチ・ヒューズ方式とSRAMセル方式がありSRAMセル方式では論理回路を何度でも変更できる。
ただし、SRAMベースなので電源オン/オフにより内容が消えてしまうので電源投入のたびに回路情報をダウンロードし直す必要がある。
最近では、100万ゲートを越す大容量デバイスも開発されてASICに匹敵する能力を身につけてきている。
PLD (Programmable Logic Device)の略
ユーザが任意に論理を書き込めるデバイスの総称。
このうち、
基本構造がゲートアレイに近いもの=>FPGA
PLAを複数搭載するもの=>CPLD
というように分けられるが、明確な規定があるわけではない。
CPLD (Complex PLD)の略
PLAを複数搭載するPLDを言う。規模・容量に対する制限は特に無いようである。
PLA (Programmable Logic Array)の略
PLDに不可欠な論理積項の集合体を言う。
PLA1個搭載のPLDをSimple PLD=>SPLD
PLAを複数搭載するものComplex PLD=>CPLD
SDF (Standard Delay Format)の略
EDAツール間で取り扱う遅延情報の標準フォーマット。
SDFファイルは、配置配線ツールや論理合成ツールによって生成される。
ユーザーとしては、配置配線後にタイミング検証を行うときに使用する。

記述言語関連(VHDL主体)

VHDL (VHSIC Hardware Description Language)の略
電子回路の設計データを記述するためのハードウェア記述言語。
VHSIC=>Very High Speed IC
Verilog−HDL 電子回路の設計データを記述するためのハードウェア記述言語。
もともとは、米国Cadence Design Systems社製論理シミュレータ”Verilog−XL”用に開発された言語。
VITAL (VHDL Initiative Toward ASIC Libraries)の略
VHDLのASIC用ライブラリに対する標準化を推進している業界団体。また、規格の名称。
RTL (Register Transfer Level)の略
RTLは、論理合成ツールが(実現可能な回路であると)認識できる記述レベルのこと。
具体的には、レジスタおよびレジスタ間を組合わせ回路により結び付けて、
データ転送経路を明確にしたもの。
論理合成ツール (Logic Synthesis Tool)
RTLレベルで設計された設計データを入力して、ゲートレベルの論理回路を出力するソフトウェア。
論理合成の際に、論理圧縮・因数化・平坦化などの操作を繰返して、設計論理の最適化も行う。

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