Macの奴隷臍茶な話
渡邊鼎の!言いたい放談!

 newtech.html:新しい技術の紹介 

新I/O技術 


The G4 Cube LombardSawtooth改訂5/4C2の最新情報: Dream MachinesPlayStation2G4CPC700SiGeGIGAMOMaxV'GerYosemiteSawtoothSawtooth改訂
GビットEthernet
ATIのSDRAMオンチップのノートPC用グラフィックアクセラレーター,
Pro Model Workstation,P1、WebMate
,
新I/O技術 ,


Intel,新I/O技術を提唱。アナリストは業界分断を懸念 PCIバスの次にくるのは????
デスクトップコンピュータ用の内部部品間接続用規格で、シリアル高速バス。
現在のPCIバスの高速化の限界を破り、今後10年間持つもの。
データを銅線の限界である12GHzまでの高速シリアル通信で送り、速度のスケーラビリティを持たせる。
ポイント間接続が可能(帯域共有ではない)。
(12GHz以上にするには光ファイバーにする必要が出る。それまでを担う規格という。)

これは00/10月に発表されているサーバー用I/O技術「InfiniBand」と似ていると言われる。
InfiniBandはサーバとストレージデバイスなどの周辺機器間のデータ伝送速度を向上する技術で
500MB/秒〜6Gバイト/秒である。バス型ではなく、ポイントツーポイント間接続型。
バスのように使うのに、バススイッチLSIを使う。

技術仕様はここ。 

Lombard: Apple's professional portable
Lombard「101」5/4

Sawtooth改訂 99/5/4 macosrumors

Sawtooth - 次世代プロ用デスクトップ
5/4 最新版 太字が変更点

macosrumorsの、Future iMacs -- "C2" が改訂されたようだ。
C2の最新情報:

P1, WebMate 

MOSR's "Dream Machines"

Pro Desktop, circa mid-2000  Our codename: "Whiteout"

Pro Portable circa late 2000  Our codename: "Slipstream"

Consumer desktop, circa early-to-mid 2000  Our codename: "Clockwise (C3)"

Consumer Portable   コードネーム "Panther (P2)" 99/5/04追加

Professional Server, circa mid-2000  我々のコードネーム "Aleph"

 


PlayStation2 

日経エレクトロニクス発表の情報

号外!号外! プレステ2のLSIの内容、写真が公開されましたー!

これが次世代プレイステーションの試作基板だ!  
次世代プレイステーションの試作基板と新規開発のLSIを公開している!!!!

試作基板の画像三つのLSIの画像チップの写真
グラフィックス・シンセサイザチップの写真Emotion Engineチップの写真 

マイクロコントローラ「Emotion Engine」は,250MHzで13W、300MHzで15W。
レンダリングLSI「グラフィックス・シンセサイザ」は10W。冷却ファン付き。

SCEが公表したGSの仕様

GSコア: DRAM内蔵・並列描画プロセサ
クロック周波数: 150MHz
ピクセル・エンジン数: 16並列
混載DRAM容量: 4Mバイト(150MHz動作)
総メモリ・バンド幅: 48Gバイト/秒
内部総データ・バス幅: 2560ビット
2560ビットのうち読み出し用: 1024ビット
2560ビットのうち書き込み用: 1024ビット
2560ビットのうちテクスチャ用: 512ビット
最大表示色数: 32ビット(RGBA:各8ビット)
Zバッファ: 32ビット

画像処理機能: テクスチャ・マッピング/バンプ・マッピング
フォギング,アルファ・ブレンディング
バイまたはトライリニア・フィルタリング
ミップマッピング,アンチエイリアシング
マルチパス・レンダリング
描画性能
ピクセル・フィルレート:24億ピクセル/秒(Z,A)
12億ピクセル/秒(Z,A,T)
パーティクル描画性能: 1億5000万個/秒
ポリゴン描画性能: 7500万個/秒(微小ポリゴン)
5000万個/秒(48画素の四角形,Z,A)
3000万個/秒(50画素の三角形,Z,A)
2500万個/秒(48画素の四角形,Z,A,T)
スプライト描画性能: 6600万ポリゴン/秒
画像出力 フォーマットNTSC/PAL
DTV
VESA(最大1280×1024ドット)
プロセス: 0.25μm
総トランジスタ数: 約4300万トランジスタ
ダイサイズ: 279mm2
パッケージ: 384ピンBGA


SCEが公表したEEの仕様



CPUコア: 128ビット RISC型(MIPSアーキテクチャのサブセット)
クロック周波数: 300MHz
整数演算ユニット: 64ビット(2ウエイ・スーパスケーラ)
マルチメディア拡張命令: 107種類(命令語長128ビット)
GPR(整数レジスタ): 128ビット×32本
TLB: 48ダブルエントリ
命令キャッシュ: 16Kバイト(2−way)
データ・キャッシュ: 8Kバイト(2−way)
スクラッチ・パッド: 16Kバイト(デュアルポート)
主記憶: 32Mバイト(Rambus DRAM×2チャネル,800MHz)
メモリ・バスのバンド幅:3.2Gバイト/秒

DMA: 10チャネル
コプロセサ1: FPU(FMAC×1,FDIV×1)
コプロセサ2: VU0(FMAC×4,FDIV×1)
マイクロ命令用メモリ(I:4Kバイト/D:4Kバイト)
ベクトル演算器: VU1(FMAC×5,FDIV×2)
マイクロ命令用メモリ(I:16Kバイト/D:16Kバイト)

浮動小数点演算性能: 6.2GFLOPS
座標変換+透視変換: 6600万ポリゴン/秒
     +光源計算: 3800万ポリゴン/秒
     +フォグ: 3600万 ポリゴン/秒
曲面生成(ベジェ): 1600万ポリゴン/秒
IPU: MPEG2マクロブロックレイヤの復号化器
画素生成速度: 1億5000万画素/秒

ゲート長: 0.18μm
コア部の電源電圧: 1.8V
消費電力: 15W
金属配線層数:    4
総トランジスタ数: 1050万トランジスタ

ダイサイズ: 240mm2
パッケージ: 540ピン・プラスチックBGA

PS2について、何人かの方から、いろいろ教えていただきました。

Pro Model Workstationの予想仕様があった。

Sawtooth改訂 99/2/3 macosrumors

macosrumorsに、 Introducing Sawtooth があり、情報が2/3にアップデートされていた。

Sawtooth - 次世代プロ用デスクトップ
2/3 最新版

ATIのSDRAMオンチップのノートPC用グラフィックアクセラレーター

ATIテクノロジーズジャパンの発表によると、ノートPC用グラフィックアクセラレーター「RAGE Mobility」シリーズのハイエンドモデルMobility-MとRAGE Mobility-Pを開発したようだ。一体型グラフィックスサブシステムを実現し、2D,3D,DVD再生の業界最高水準を目指したもの。現行のトップエンドチップRAGE LT PRO を遙かに凌駕する性能である。
Mobility-Mは、世界で初めて4MBのSDRAMをオンチップに搭載することに成功し、2D,3D-Graphics-Engine、DVD用MPEG-2デコード機能、TVエンコーダー、デュアルLVDSトランスミッタを装備した、軽量薄型のノートPCが待望していたシステムである。消費電力も600mW以下になりEMI低減機能も内蔵。外部に4MBSDRAMも追加でき合計8MBとなる。
Mobility-Pは、上記からメモリーをはずしただけのもの。外付けで8MB迄可能。
これら新チップにより、部品点数、面積、コスト、消費電力が格段に低下し、DD再生機能を内蔵して更に高速化も達成というとんでもないチップが出てきた。各々39ドル,32ドル/10Kである。(ELECTRINICS UPDATE誌1999.1 p64)
これは楽しみなチップが出来てきたものだ。次期PowerBookやPowerMacには是非とも使って欲しいところだ。

The O'Grady Files: Tokyo; Tokyo; come in, Tokyo とか。
Tokyo Expo (Feb.18-20) において、Appleは、4つあるPowerBooksと PDAのうち、一個以上を発表するかもしれない。伝えるところによると、開発されていたリムーバブルの主な製品が、4つアップルにあり、各々はユニークなロジックボードデザインで、そのプロトタイプは開発のいろいろなステージにあるようだ。以下のような噂情報が、これまでに聞こえてきている。

  1. Wall Street 3:
    現在のWall Street 1.0 (PowerBook G3 Series) と2.0 (PDQ)と同じロジックボード構成で、 366〜 433-MHz のcopper G3 processors。12GByteHDD、RAMと、LCDは現状通り。価格は現在機種の5〜15%ダウンだろう。
  2. 101 (a k a Lombard):
    全く新しいポータブルのロジックボードで、USBとFireWire付き、128ビットのATIグラフィックス・アクセラレータがオンボードで出てくるだろう。faster copper G3 processors で、Apple's "No Beige" mantra.による、新しい、曲線美でセクシーな新しい工業デザインを特徴とする。
  3. P1(k/WebMate):
    アップルの新しい消費者ノートが、薄いPowerBook 2400程度のケース、12インチLCD1500ドルで、出てくるだろう。新しい、高価でないロジックボードデザインであり、USBを内蔵する。しかしFirewireはコストの点で難しいだろう。また、コストの面でvideo-outも取り外されるが、3rdパーティの製品が補完するだろう。
  4. MacMate:
    PDA/PalmPC市場へのAppleの回帰を意味する。ニュートンOSではなく、Mac OS 8x LEを使うのだろう。

Sawtooth -- A Wolf in Mac's Clothing 。macosrumors。ヨセミテの次の機種らしい。Macの服を着た狼-コード名:Sawtooth=鋸歯  鮫の歯のこと
Sawtoothは1999年遅くにに出てくると期待されている。(1月リリースのヨセミテのおよそ9ヵ月後に計画されているだろう)

コストは、Unified Motherboard Architectureにより改善され続けるだろう。500MHz G4の Sawtooth で、500MHz Pentium II システム程度になるだろう。(Penマシンは、速度は半分で、これ以外は同じ程度だが)


macosrumors:、Meet Yosemite again. For the first time.
 ヨセミテの ストレージ:内臓SCSIを止めたからといって、FireWireのみ内臓というわけではなかったようだ。内臓HD向けに33MB/sec (264Mbps) UltraDMA(これは最近のx86マシンに匹敵する)。CD/DVDや他の追加ドライブのためにATA-3 bus。ローエンドモデルは24x ATA-3 CD-ROMで、ハイエンドのモデルが4x ATA-3 DVD-ROM。Firewireオプションは、100、200、400 Mbpsのバス速度をサポートするだろう。
El Capitanケースは、3つの拡張ベイを持つ。一つは、ケースの最上位位置にあるUltraDMA 又はUltra2 HDD。他の2つはケースの底の方にあり、拡張容易だ。ヨセミテのオンボードストレージは、GossamerのATA-3ドライブに比して、現在のUltraDMAだと40%以上のスピードアップが見込めるだろう。ユーザーに対するメリットが最も現れるのは、IDEでのソフトRAIDであろう。Ultra2 SCSIは、PCI-オプションカードで可能である。
 Yosemite PCI: 噂の通り、PCIバスは、4つのスロットである。64又は32bit両用可能な7" 、12"インチが挿せる3個の 64-bit, 33Mhz スロットと、ヨセミテのATI RAGE 128/16MBグラフィックスカード(標準で16MB)をサポートする32-bit busで66Mhz の第4スロットである。
殆どのヨセミテのオンボード部品は、33MHzのUltraDMAを除いて66MhzバスでCPUとIFされるだろう。これで、Gossamerや、これまでのシステムに比べ、非常に速度アップが期待出来るだろう。アップルはまた、共同商標で、 El Capitan-スタイルの拡張シャーシーを出すようだ。これにより、6スロットは否定された。はずした3スロット分の面積で、より多くの部品が載り、バンド幅を2倍などにしてくれるのなら、言うことはない。でっかい、32bit/33MHz拡張シャーシーはオンボードバスと64bit幅で接続されるのなら、拡張バス上のボード群は、フルスピードで作動できるだろう。
 Bringing it all together: The Specs
以下は、現在までで一番完全で正確なヨセミテのスペックである。いくつかのOptionなどは抜けてるかもしれない。


Max -- 300 to 500MHz:

モトローラG4革命の最初のステージは、コード-名「Max」である。
Maxの特徴:

V'Ger -- 500+ MHz

GIGAMO: 新MOシステム( GIGAMO )     ロゴの絵     写真はここ 

3.5インチMOの後継機1.3GB-MOが登場した。3.5インチ片面で1.3Gバイト、5.92Mバイト/秒。

光学系が同じため旧フォーマット(128MB、230MB、540MB/640MB)も読み書きできる完全互換性がある。保存信頼性、繰り返し再生耐久性・書き換え耐久性も従来システムと同等。装置メーカとして、オリンパス光学工業株式会社、コニカ株式会社、媒体(メディア)メーカとして京セラ株式会社、帝人株式会社、東ソー株式会社、日立マクセル株式会社、三菱化学株式会社、Philips/PDOが賛同。

Sonyの技術と、富士通の技術をあわせて開発された磁気超解像(MSR:Magnetically induced Super Resolution)技術にて実現した。1991年にソニーが「アイリスター(IRISTER:IRIS Thermal Eclipse Reading)」として開発した超解像技術に基づく光信号記録再生技術を持っていた。このMSR技術の実用化のための問題点だった再生磁界強度を、富通が提唱するダブルマスク方式を採用することで解決しMSR技術の完成をみた。ピット前後の次回をダブルマスク技術を適用することで影響を避けられるため、ピットに十分な磁界をかけられるようになったわけだ。

MSR方式は、データ再生時にビーム径が光学的要因により制限を受けることなく、ビーム内の温度分布と磁性を利用することで光学限界以上に光の実効ビーム径を小さくし、光学限界より微小な磁気的に記録されたマークを読み取り識別する方式。

ID部は、現行MOと同じく基板上に凹凸情報としてあらかじめ記録されており、 3125 channel bits/mmに対して2634 channel bits/mmとむしろ小さくなっているが、データ領域では3125 に対し、5268 channel bits/mmと大きくできた。ID部の読み出しはでこぼこを光学的に読み出している。

セクターサイズは2048Bytesと同じ。トラックピッチは1.10μmに対し、0.90μmと向上している。
ビット長(磁気)が 0.49μm → 0.29μm と向上している。

「MSR」 に図面入りで易しく解説してある。

要するに、レーザーで温度を上げ、ある温度のスポットにだけ、磁界が集まるように熱のマスクと、磁界のマスクをかけて狭い領域にだけRW出来るようにしたという、超解像方式だったのですね。

 

参考資料 :

FIL

プレスリリース 「富士通とソニーが、1.3GBの3.5型光磁気ディスクシステムを共同発表」

GIGAMO規格概要

光磁気ディスク装置の説明(富士通)磁気ネックレスも平気とか、古地磁気学とか面白い話もあった。


SiGe:IBM 

IBM Debuts Wireless Communicatations Chips

IBMのMicroelectronics Divisionは、以前より研究していたSiGe技術を、無線通信向け技術として発表した。これは、もともとメインフレームコンピューターに使われる高速チップの材料として、SiGeを開拓していたが、現在市場が非常に拡大している、2~30GHzの無線通信市場向けのアナログ回路用の素子として、向いていることに気が付き、その技術を通信製品に持ち込むことに現在非常に力を入れている。すでに、量産向け工場に技術移管は終了している。

デジタル自動車電話、デジタルセルラフォン、ぺージャーや他の携帯通信機器に使われる基本的な回路ブロックが7つのSiGeチップセットで出来る。低雑音アンプ、VCO(電圧制御発信回路)、パワーアンプ、個別のトランジスターなどである。

現在この領域では、GaASトランジスターやHEMTなどが主流であるが、高価であった。これを低コストで置き換える設計がいくつかなされている。

2GHzから30GHzのあたりで使用されているGaASトランジスタを置き換えるだろうといわれている。

しかし、現在のSiGe素子では、ON抵抗がGaASより5%大きくパワーアンプのように大電流を扱う回路では、効率が悪化し、少々不利であるが、時間が解決すると予想される。

IBMがこれまでやっていなかった、RF(高周波)コンポーネント市場への参入を果たすことになる。

CommQuest社は、"phone-on-a-chip" を提供するため、SiGeを使おうとしている。

すでに、Alcatel, AMCC, Harris Semiconductor, Hughes Electronics, National Semiconductor, Northern Telecom, and Textronix.などの半ダース以上の会社が、SiGe工場へのアーリーアクセスを契約している。

この市場は、2005年には18億ドルにもなることが予想されている。


G4-AltiVec:motorola

CPU
G4-Altivec   (PPC-850?)
Clock 400-600 MHz
Size 1050万トランジスタ
.22μm HIP5プロセス
Copper 配線
チップ面積:83 mm2
電源電圧
消費電力
1.8v
8W
Cache 1次キャッシュ:命令32KB/データ32KB
L2 キャッシュ:2MB 、1MB、512KB
内部機能 Total 7 ユニット
----------
2個の 整数演算部
Load/Store部
分岐/ System部
1個の 64bit浮動小数点演算部
AltiVec (ALU)部  4本同時にsingle(32BitFloating演算が可能)
          または、16本同時に整数演算が1クロックで計算出来る。
AltiVec (Permute) 部

----------他の機能

バス幅:128Bit可能
L2キャッシュバス幅:128Bit
SMP:5-State MERSI standardをフルサポート。SMPのためのチップ間スケジューリングを、
ハードウェアで行うが、これのステートマシンが5段階(M,E,R,S,I)の状態を持つことを意味する。
これにより、チップ間の超高速通信までも可能となっている。
G3はMEI、604はMESIだった。

 

 

予定出荷日 1999 年初頭

 


AltiVec Performance 比較表(出典:Apple

 

機能 Data Set AltiVec Speedup Intel-MMX

 

 
G4 Cycles (Optimized C PowerPC) Pentium

 

 
SIM_G4 Verified (1)
 
Video : H.263 Functions
8x8 Forward DCT (Scaled Chen Algorithm)
Input:
8x8 image (diff) pixel block
Data Size: 16-bits
100 11.4 ?
(Lee Huang Algorithm)
Input: SP Float
Output: 32b integer
252 (2) 3.6 (2) ?
8x8 Inverse DCT
(Scaled Chen Algorithm)
Input/Output:
8x8 image block
Data Size: 16-bits
101.7 per block 12.3 240 Cycles

AAN Algo.
Motion Estimation 176x144 pixels image block
Data Size: Bytes
90.7 per 16x16 macroblock 16 2x over Scalar
Quantization Input:
8x8 DCT output block
INTER macroblock only
Input Data Size: 16-bits
Output Data Size: bytes
96.8 12.5 ?
Dequantization Input:
8x8 block from VLC decode
INTER macroblock only
Input Data Size: bytes
Output Data Size: 16-bits
44 11 ?
Color Space Conversion
(RGB <->YCbCr)
(CCIR601 standard)
RGB -> YCbCr

Input/Output Data Size: bytes
2.3 / pixel 9.6 ?
YCbCr -> RGB

Input/Output Data Size: bytes
2.24 / pixel 7 ?
Audio : Dolby AC3 Functions
Inverse FFT
Bailey's Algorithm
64 complex taps
128 SP Floats
603 3.6 ?
128 complex taps
256 SP Floats
1700 3.5 ?
IMDCT Function
Includes: i) IFFT
ii) pre- and iii) post-
processing functions
Short blocks
256 SP Floats
2008 4 ?
Normal blocks
256 SP Floats
2526 3.8 ?
Windowing Input: 256 SP Floats (IFFT Stage Output)
Output: 256 halfwords:
PCM Output
Delay Buffer
834 / kernel 4.9 ?
3D Graphics
Note: Scalar C code obtained from GNU Messa Library
Matrix-Vector Multiplication
Datatype: SP Float
Input: 4x4 matrix and one 4-element vector 17 3.7 ?
Input: 4x4 matrix and multiple 4-element vectors 7.5 per vector 8.0 ?
Matrix-Matrix Multiplication Input: 2 4x4 matrices of SP Floats
Output: 4x4 matrix of SP Floats
36.5 6.2 ?
Bresenham Line Drawing
Strictly serial algorithm due to OpenGL interface
Much better parallelizable along lines
Input: x,y co-ordinates of 2 points : 16 bits
Output: 8 consecutive points on same line
3.23 / pixel 1.5-2.1


Depending on slope
?
Line Color Interpolation
Most time consuming OpenGL kernel in Wireframe Animation
24-bit precision (OpenGL: 19-bits)
Input: Initial and Delta Color Vectors [R G B A]
Output: Interpolated Color Vectors
2.71 / pixel 2.9 ?
Buffer Accumulation
Used in Anti-Aliasing
Input: Pixel vectors [R G B A]: bytes
Four scale factors: SP Floats
Input-Output: Per Pixel Accumulate vectors
[R' G' B' A']: halfwords
5.3 / pixel 17.5 ?
Line Clipping (2D)
(Liang-Barsky Algorithm)
Input:
clip region coordinates: SP Floats
set of line vectors (x0,y0,x1,y1): SP Floats
Output:
set of clipped line vectors (x0,y0,x1,y1): SP Floats
28.5 / line 6.6 ?
Bezier Curve Drawing
(Casteljau's Algorithm)
Input:
4 points (x,y) of curve control: halfwords
Output:
64 points of the same curve: halfwords
2.48 / output_point 6.3 ?
Image Effects
Separable Convolution (3x3)
16-bit kernel coefficients
128 x 128 pixels 1.09 / pixel ? Video Loop Filter: 5.5
256 x 256 pixels 1.93 / pixel ? ?
512 x 512 pixels 1.94 / pixel ? ?
1024 x 1024 pixels 2.25 / pixel ? ?
Color Space Conversion
RGB to YUV
4800 pixels 2.25 / pixel ? 8 cycles/pixel
Bilinear Interpolation
Part of Texture Mapping:
Pixel color determination
128 x 128 pixels 26.7 / pixel 6.4 66 cycles/pixel
Median Filter (3x3)
Replaces center pixel in a 3x3 window by median of sorted pixels
128 x 128 pixels 1.23 / pixel ? 415 (!) cycles/pixel
L-Filter (3x3): Order Statistic Filter
16-bit kernel coefficients
Replaces center pixel in a 3x3 window by weighted sum of sorted pixels
128 x 128 pixels 5.3 / pixel ? ?
Communications (Modems and Telephony)
Galois Field Multiplication Input: Multiplicands in add form:
Output: Result in add form
(per multiply)

GF(16): 0.625

GF(256): 2.125
GF(16): 16

GF(256): 5
?
64-QAM Demodulator : Bit Packing
Transform vector of complex symbols (mapped to final form) to contiguous bitstream
Input: 32 halfwords
each: 4-bits of I and Q comp for 2 symbols
Output: 12 words = 384 bits
60 7.5 ?
CRC-32:
Standard Algorithm
Input: 128b data
Output: 32b CRC
96 1
 
CRC-32:
Kaplan's Algorithm
Input: 128b data
Output: 32b CRC
21 2.5?
 
Linear Prediction (LP)
using Levinson-Durbin (LD)

Datatype: SP Float

MMX Notes:
16b fixed, A different flavor of LD
4 LP Coeffs 102 2.48 390?
8 LP Coeffs 234 2.73 944?
12 LP Coeffs 388 3.16 1666?
16 LP Coeffs 569 3.42 2552?
Linear Prediction (LP)
using Schur Recursion

Datatype: SP Float
MMX: 16b fixed
4 LP Coeffs 64 4.78 299
8 LP Coeffs 142 6.06 746
12 LP Coeffs 238 7.08 1334
16 LP Coeffs 366 7.61 2061
Autocorrelation:

Input:
256 unsigned byte signal samples
Output:
32b coeffs
4 Coeffs 276 18.1
 
8 Coeffs 407 22.8
 
12 Coeffs 543 25.6
 
16 Coeffs 676 30.7
 
Long-Term Parameter
Computation

(GSM Module Number: 4.2.11)
Input Datatype:
signed 16b

Input Data:
60600 samples
1034 12.5
 
Miscellaneous Small Kernels
Small Table Lookups, e.g.,
16-way parallel lookup
Table-size: 16-256 elements
Element Size: byte
2-19 20-2.5 ?
Sorting, e.g.,
Batcher Sort
Element Size: byte
Input: Unsorted array
- 16 elements
Output: Sorted array
76 / array 10 ?
Input: 2 unsorted arrays
- 16 elements each
Output: 2 sorted arrays
- 16 elements each
45.5 / array 14 ?
Input: 2 sorted arrays
- 16 elements each
Output: 1 sorted array
- 32 elements
31 2-4 ?
Gamma Correction
(ITU-R Recommendation 709)
16 pixel values (0-255)
32-piecewise linear interpolation
10 4 ?
Arbitrary 128-bit Permutation 128-bit value 20 ? 4 cycles per bit!!
Associative Search Input:
Two 32 entry tables,
16b keys and 16b tags,
16b key to be looked
Output:
16b tag
13 5.8
 
Gauss Elimination
for linear system
Datatype: SP Float
4 Variables 478 1.19
 
8 Variables 2170 1.15
 
12 Variables 5104 1.31
 
16 Variables 9824 1.42
 
Haar Transform (forward) Input: 8 2x2 byte pixel blocks
Output: 8 sets of 4 frequency bands
Band Elements: 16-bits
12 ? 48 cycles


1 Instruction class latencies: permute: 2, simple-fixed: 1, complex-fixed: 2, float: 3, L1 Size: 32KB, D-cache and I-cache, each; L1-L2 interface: 1/2 processor clock, 128b data transfer; L2-Mem interface: 1/4 processor clock, 128b data transfer; L2 Size: 2MB, L2 Latency: 6-2 processor clocks; Memory Type: SDRAM; Mem Latency: 20-4 (44-4) processor clock for page hit (miss).

2
Compiler claimed cycle count, not yet SIM_G4 verified


CPC700.html:

IBM Introduces High-Performance Memory Chip : CPC700

 IBMが開発した、PowerPCプロセッサ用の、メモリコントローラー、PCI bridgeチップである。

最高83 MHzのクロックで動作し、PowerPC 603e, EM603e, 740, or 750 RISC microprocessor などの機器組込用RISC CPUと、PCI busのブリッジを行う。

66MHzPCIバスと、SDRAMを扱える。

このチップの目的はハイエンド通信機器やイメージング装置であり、高性能機器組み込みではない。

1999/1月量産。現在サンプル出荷中。@48ドル/10K

システム・バスとSDRAMインタフェース速度両方とも83 MHzをサポートするチップは、1999年第1四半期にリリース予定。

以上。

渡邊鼎じゃった。


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